ビットエラーレートテスタ “BERT1000シリーズ” MATRIQ

最大30 Gb/sのデータレートにおける光トランシーバおよび光電気部品の設計、特性評価、製造に使用される2または4チャネルのパルスパターン発生器（PPG）およびエラー検出器です。拡張性と卓越した信号忠実度により、400 Gb/s通信エコシステム向けのコスト効率の高いテストソリューションです。

プログラム可能なPPG Txディエンファシスとエラー検出器レシーバ連続時間線形イコライザ（CTLE）により、有限の同軸ケーブル相互接続損失を補償することができます。

統合CDRでの4チャネル同時テストにより、BERTは多用途で使いやすい機器となります。クロックリカバリのハードウェアを追加する必要はありません。

クロックシンセサイザーを内蔵し、利便性と操作性を向上させました。

使いやすいGUIにより、時間を節約し、複雑さを軽減します。すべてのチャンネルと機能を1つのパネルからコントロールできます。

General Specifications	MATRIQ
Bus connection	USB and Ethernet
Slot count	–
Dimensions (HxWxD)	53 x 120 x 202 mm
Weight	~ 1.1 kg
Operating temperature range	5 °C to 45 °C
Storage temperature range	-40 °C to 70 °C

Model Number	MATRIQ 1005
Number of channels	4
RF output	Differential
RF connector	2 x breakout cables with 8 x SMA connectors
Impedance	100 ohms between differential outputs
Data coding	NRZ
Data rate	1.25 to 14.50 Gbps
Data rate step size	2 kbps
PRBS patterns	2n-1, n = 9, 15 or 31
Output amplitude (mV differential)	Adjustable 250 to 1100
Output amplitude steps (mV differential)	5
Rise/fall time (20% to 80%)	< 18 ps
Intrinsic jitter	< 850 fs rms (typical)
Crossing point adjustment	40% to 60%
Programmable de-emphasis	2 pre taps, 1 post tap
Polarity inversion	Yes

Divided Clock Output	1005
Rf output	Single-ended SMA
Impedance	50 ohms
Frequency	100 – 156.25 MHz Programmable Synthesizer Reference Out
Intrinsic jitter	TBD
Output amplitude	700 mV (typical)
Selectable clock divider	Divide by n, with n = 2,4,8

Error Detector	1005
Number of channels	4
RF input	AC coupled differential
Impedance	100 ohms between differential outputs
Data rate	1.25 Gbps to 14.50 Gbps
Data rate step size	2 kbps
PRBS patterns	2n-1, n = 7, 9, 10, 11, 15, 23 or 31
Sensitivity	25 mV
Max input	1000 mV
Clock source	Independent CDR on each input channel
Polarity inversion	Yes
Equalizer	Programmable linear input CTLE equalizer
Eye contours	3D Eye Monitor on each input to allow advanced measurements such as BER contours and eye parameters